【专利解密】实现晶圆良率可预测 普迪飞发明正交形栅测试方案

【嘉勤点评】普迪飞发明的正交形栅测试结构及测试方案，该方案中可以用于检测因制造工艺出现问题导致的接触孔填充缺陷，从而有效找出工艺缺陷，获得失效点的位点图。其具有较高的集成度和可观测性，有利于用户准确预测晶圆的良率。

CV芯片是芯片制造工艺研发工程中的测试芯片，通过在测试芯片中设计多种具有特殊功能的测试单元，以实现对芯片制造工艺中的各个工艺步骤进行有效的监控。

在半导体器件制造过程中，为了保证器件的良率，半导体器件或者集成电路在每一步都要连续地进行测试。通常测试电路与实际的器件同时制作，通过采集并分析测试电路的测试数据，可以发现半导体工艺制程中的问题，从而及时调整工艺制程。

此外，随着半导体技术的不断发展，单个芯片上的晶体管数量不断增加，在引入了鳍的制造工艺以后，连接晶体管、鳍和金属层的接触孔数量迅速增加，接触孔的填充也变得困难。因此，如何准确地检测鳍外延层或接触孔与金属层的开路或断路变得越来越重要。

现有技术中用于测试鳍式场效应晶体管工艺流程的CV芯片通常采用链式连接或者四端法的开尔文结构，但是该结构只适用于后端通孔的电阻测试，前端器件的开启需要额外的探针对栅门施压，此结构将不再适用。另外，它的集成度比较低，可观测性差，无法检测真实的工艺缺陷。

为此，普迪飞在2020年11月10日申请了一项名为“一种正交形栅测试结构及测试装置及方法及系统”的发明专利（申请号：202011248393.X），申请人为普迪飞半导体技术（上海）有限公司。

根据该专利目前公开的相关资料，让我们一起来看看这项技术方案吧。

如上图，为该专利中发明的正交形栅偏置开尔文测试结构的示意图，该结构主要包括：半导体基底1、鳍层2、栅层3、第一金属连线4、第一接触孔5、第一通孔6以及第二金属连线7。鳍层平行排列于半导体基底上，栅层平行排列于半导体基底上，垂直且覆盖鳍层，第一金属连线将每个控制栅30电连接。

其中，第一接触孔交替设置于控制栅的两侧，第一接触孔呈长条形，其中沉积有金属层，用于连接相邻的两个鳍层，使得多个鳍层形成正交形结构。正交形结构的一端通过第三通孔10与第三金属连线11相连，正交形结构的另一端通过第四通孔12与第四金属连线13相连，第三金属连线和第四金属连线连接外部测试电路。

同时，在正交形栅偏置开尔文结构中也可以通过更改布局结构，找出具体工艺步骤中存在的问题。比如，设计接触孔在一定范围内不同偏移量的测试结构，检测真实工艺中接触孔的偏移程度；设计不同长度的接触孔，检测接触孔填充是否存在缺陷；设计不加鳍的测试结构，检测接触孔的光刻修正是否有问题等。

如上图，为这种测试装置的结构示意图，可以看到63个阵列块180组成了一个9×7的开尔文阵列，每个阵列块中设置有对应的正交形栅偏置测试结构，正交形栅偏置测试结构的三端金属连线都连入选址电路17中，选址电路则为每个阵列块分配了独一无二的存储地址。

通过不同的高、低平加压条件，控制不同的存储地址的开关情况，可以精准的依次测量出63个正交形栅偏置测试结构的电流值。此外，通过预存地址的方法，这种开尔文阵列结构的选址电路地址可达16位，可以放置65536个测试结构，从而实现了高集成度的功能，更高效的检测出工艺缺陷。

最后，如上图，为这种测试方法的流程示意图，首先，通过选址电路将选定的阵列块以及阵列块中存放的正交形栅偏置开尔文测试结构与第一金属盘、第二金属盘以及第三金属盘相连通。其次，对第一金属盘施加电压，以使正交形栅偏置开尔文测试结构的控制栅的栅门打开，并对第二金属盘施加高电压、对第三金属盘施加低电压。

之后，对第三金属盘处的电流值进行检测，以得到检测电流值，将检测电流值与一参考电流值进行比较，并在检测电流值小于参考电流值时，判定对应阵列块中的正交形栅偏置开尔文测试结构的接触孔存在缺陷。

以上就是普迪飞发明的正交形栅测试结构及测试方案，该方案中可以用于检测因制造工艺出现问题导致的接触孔填充缺陷，从而有效找出工艺缺陷，获得失效点的位点图。其具有较高的集成度和可观测性，有利于用户准确预测晶圆的良率。

（holly）

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